S35MTD 概要

デバイス構成(斜文字はOption)

プロセスコード:35MTD図


主要デバイス特性

項目 記号 規格
動作温度範囲 - -40℃~150℃
動作最大電圧 (3.3V MOS) - 3.6 V (3.3V+10%)
動作最大電圧 (5.0V MOS) - 5.5 V (5.0V+10%)
絶対最大定格 (3.3V MOS) - 4.6 V (3.3V+40%)
絶対最大定格 (5.0V MOS) - 7.0 V (5.0V+40%)
Poly-Siヒューズ FS Polycide/Poly-Si 21Ω/□
アナログ容量 C5(* Polycide/Poly-Si 1.55fF/μm2 *2014年10月リリース予定
P3 ゲート酸化膜容量 4.4fF/μm2 (Tox=8.0nm)
P5 ゲート酸化膜容量 2.6fF/μm2 (Tox=14.5nm)
WELL抵抗 RNW NW 1100Ω/□ (W/L=30μm/30μm)
RPW PW 2600Ω/□ (W/L=30μm/30μm)
拡散層抵抗 RLN N+ 85Ω/□ (W/L=30μm/30μm)
RLP P+ 180Ω/□ (W/L=30μm/30μm)
Polycide抵抗 RSG 21Ω/□ (W/L=1μm/100μm)
Poly-Si抵抗 RF 100Ω/□ (W/L=3μm/30μm)
標準MOSFET (Nch) N3 Vth=0.75V Ids=420μA/μm Cond.Lg=0.4μm Vg=Vd=3.3V
標準MOSFET (Pch) P3 Vth=-0.60V Ids=-175μA/μm Cond.Lg=0.4μm Vg=Vd=-3.3V
Ini Vth MOSFET (Pch) P3I Vth=-0.40V Ids=-225μA/μm Cond.Lg=0.4μm Vg=Vd=-3.3V
5V MOSFET (Nch) N5 Vth=1.30V Ids=225μA/μm Cond.Lg=1.00μm Vg=Vd=5.0V
5V MOSFET (Pch) P5 Vth=-1.15V Ids=-135μA/μm Cond.Lg=0.60μm Vg=Vd=-5.0V
許容最大電流(Metal配線) - M3層部Metal 4.8mA/μm M1,M2層部Metal 3.6mA/μm(Ta=85℃)
許容最大電流(Metal配線) - CONT 2.6mA/個 TC(=Via1),UC(=Via2) 2.6mA/個 (Ta=85℃)
許容最大電流(Metal配線) - RF,RM.RH W=1μmあたりCONT1個の許容最大電流と同じ

オプション

アナログ容量 C3 Polycide/Poly-Si 2.35fF/μm2
>P型ゲートデプレッションMOSFET (Nch) NDP Vth=0.60V Ids=25.5μA/μm Cond.Lg=20μm Vg=Vd=3.3V
低Vth MOSFET (Nch) NL Vth=0.35V Ids=550μA/μm Cond.Lg=0.4μm Vg=Vd=3.3V
低Vth MOSFET (Pch) PL Vth=-0.27V Ids=-250μA/μm Cond.Lg=0.4μm Vg=Vd=-3.3V
デプレッションMOSFET (Nch) ND Vth=-0.40V Ids=42.5μA/μm Cond.Lg=20μm Vg=Vd=3.3V
Poly-Si中抵抗 RM 340Ω/□ (W/L=1μm/30μm)
Poly-Si高抵抗 RH 4.0KΩ/□ or 1.0KΩ/□ (W/L=1μm/30μm) (選択)

主要デバイス特性

項目 寸法(μm)
Active Line/Space 0.75/0.45
PolySi抵抗 Line/Space (RF除く) 1.00/1.00
MOSFET GATE Line/Space(3.3V MOS) (デプレッションMOS除く) 0.40/0.60
MOSFET GATE Line/Space(3.3V MOS) (デプレッションMOS) 3.00/0.60
MOSFET GATE Line/Space(5.0V PMOS) 0.60/1.00
MOSFET GATE Line/Space(5.0V NMOS) 1.00/1.00
M1,M2 Metal Line/Space 0.55/0.45
M3 Metal Line/Space 0.65/0.45
CONT,TC(=Via1),UC(=Via2) Line/Space 0.40/0.40

(最小グリッドサイズ 0.005um)

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