S05HT 概要

デバイス構成(斜文字はOption)

デバイス構成(斜文字はOption)

閾値電圧VthはVth=(VT-1/2Vds) at |Vds|=0.1Vで定義しています
VTはgm max点でのVgs-Ids曲線の接線とVgs軸との交点です


主要デバイス特性

項目   記号 規格
動作最大電圧 6VMOS - 6.0 V
25VMOS - 25.0 V(ドレイン‐基板間)/12.0 V(ゲート‐ドレイン/基板間)
LDMOS - 20.0 V(ドレイン‐基板間)/ 6.0 V(ゲート‐ドレイン/基板間)
絶対最大定格 6VMOS - 7.0 V
25VMOS - 30.0 V(ドレイン‐基板間)/14.0 V(ゲート‐ドレイン/基板間)
LDMOS - 25.0 V(ドレイン‐基板間)/ 7.0 V(ゲート‐ドレイン/基板間)
拡散層抵抗 N+ RN 68Ω/□ (W/L=5μm/30μm)
P+ RP 128Ω/□ (W/L=5μm/30μm)
ESD RESD 31Ω/□ (W/L=5μm/30μm)
Polycide抵抗 N型 - 13Ω/□(W/L=0.8μm/30μm)
P型 - 16Ω/□(W/L=0.8μm/30μm)
Poly-Si中抵抗(温特小) P型 RMR 520Ω/□(RHR10kΩ/□時,W/L=1μm/30μm)
505Ω/□(RHR 5kΩ/□時,W/L=1μm/30μm)
465Ω/□(RHR 1kΩ/□時,W/L=1μm/30μm)
Poly-Si高抵抗 P型 RHR 10kΩ/□または5kΩ/□または1kΩ/□ (W/L=1μm/30μm)〈選択〉
アナログMOS容量 6V系 CN6D ゲート酸化膜容量 2.10fF/μm2 (S=12,600μm2,Tox=15.0nm)
25V系 CNHD ゲート酸化膜容量 1.24fF/μm2 (S=12,600μm2,Tox=31.0nm)
6V MOS P-チャネル P6 Vth=-0.72V Ids=-235μA/μm Cond.Lg=0.8μm Vg=Vd=-6.0V
Vth=-0.74V Ids=-10.5μA/μm Cond.Lg=20μm Vg=Vd=-6.0V
N-チャネル N6 Vth=0.65V Ids=465μA/μm Cond.Lg=0.8μm Vg=Vd=6.0V
Vth=0.76V Ids=40μA/μm Cond.Lg=20μm Vg=Vd=6.0V
6V ini.MOS P-チャネル P6I Vth=-1.05V Ids=-195μA/μm Cond.Lg=0.8μm Vg=Vd=-6.0V
Vth=-1.10V Ids=-8.25μA/μm Cond.Lg=20μm Vg=Vd=-6.0V
N-チャネル N6I Vth=0.29V Ids=535μA/μm Cond.Lg=0.8μm Vg=Vd=6.0V
Vth=0.38V Ids=50μA/μm Cond.Lg=20μm Vg=Vd=6.0V
6V Dep.MOS N-チャネル N6D Vth=-0.56V Ids=570μA/μm Cond.Lg=1.0μm Vg=Vd=6.0V
Vth=-0.44V Ids=70μA/μm Cond.Lg=20μm Vg=Vd=6.0V
6V Dep.MOS Gate;P N-チャネル N6DP Vth=0.25V Ids=355μA/μm Cond.Lg=2.0μm Vg=Vd=6.0V
Vth=0.32V Ids=52.5μA/μm Cond.Lg=20μm Vg=Vd=6.0V
25V MOS片側offset P-チャネル PHKP Vth=-1.18V Ids=-150μA/μm Cond.Lg=2.5μm Vg=-10V,Vd=-25V
Vth=-1.22V Ids=-16μA/μm Cond.Lg=20μm Vg=-10V,Vd=-25V
N-チャネル NHK Vth=0.90V Ids=205μA/μm Cond.Lg=4.0μm Vg=10V,Vd=25V
Vth=1.15V Ids=55μA/μm Cond.Lg=20μm Vg=10V,Vd=25V
25V MOS両側offset P-チャネル PHP Vth=-1.14V Ids=-90μA/μm Cond.Lg=3.5μm Vg=10V,Vd=-25V
Vth=-1.20V Ids=-16μA/μm Cond.Lg=20μm Vg=10V,Vd=-25V
N-チャネル NH Vth=0.90V Ids=122.5μA/μm Cond.Lg=6.0μm Vg=10V,Vd=25V
Vth=1.10V Ids=50μA/μm Cond.Lg=20μm Vg=10V,Vd=25V
25V Dep.MOS片側offset N-チャネル NHKD Vth=-0.72V Ids=312.5μA/μm Cond.Lg=4.0μm Vg=10V,Vd=25V
Vth=-0.52V Ids=90μA/μm Cond.Lg=20μm Vg=10V,Vd=25V
25V Dep.MOS片側offset Gate;P N-チャネル NHKDP Vth=0.03V Ids=285μA/μm Cond.Lg=4.0μm Vg=10V,Vd=25V
Vth=0.24V Ids=77.5μA/μm Cond.Lg=20μm Vg=10V,Vd=25V
LDMOS P-チャネル PDM Vth=-1.45V Ids=-320μA/μm Cond.Vg=-6V,Vd=-20V
Ron=78mΩ・mm2 Cond.Vg=-5V,Vd=-0.1V (W/L=20μm/0.8μm)
N-チャネル NDM Vth=1.13V Ids=460μA/μm Cond.Vg=6V,Vd=20V
Ron=23mΩ・mm2 Cond.Vg=5V,Vd=0.1V (W/L=20μm/0.8μm)
許容最大電流(Metal配線)   - M3層部Metal 13.5mA/μm M1,M2層部Metal 3.6mA/μm(Ta=85℃)

オプション

Polycideヒューズ N型 RFS Polycide 110Ω 開口8.0μm時標準長

主要レイアウトルール

項目 寸法(μm)
Active Line/Space 1.00/0.80
Poly-Si抵抗 Line/Space 1.00/0.50
MOSFET GATE Line/Space(6V MOS) 0.80/0.80
MOSFET GATE Line(25V NMOS両側offset) 6
MOSFET GATE Line(25V PMOS両側offset) 3.5
MOSFET GATE Line(25V NMOS片側offset) 4
MOSFET GATE Line(25V PMOS片側offset) 2.5
MOSFET GATE Line(LDMOS) 0.8
M1/M2層部Metal Line/Space 0.55/0.50
M3層部Metal Line/Space 3.0/3.0
CONT,TC(=Via1),UC(=Via2) Line/Space 0.40/0.50

(最小グリッドサイズ 0.005um)

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